台湾专利TW201306261A 半導體裝置及其製造方法

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专利摘要:
一種半導體裝置，包括一基板、位於該基板上之一閘介電層以及位於該閘介電層上之一閘電極堆疊物。上述閘電極堆疊物包括一金屬填充線、一濕潤黏合層、一金屬擴散阻障層以及一功函數層。上述濕潤黏合層接觸該金屬填充線之一側壁與一底面。上述金屬擴散阻障層接觸該濕潤黏合層並包覆具有該濕潤黏合層形成於其間之該金屬填充線之該側壁與該底面。上述功函數層包覆具有該濕潤黏合層與該金屬擴散阻障層於其間之該金屬填充線之該側壁與該底面。
公开号:TW201306261A
申请号:TW100139726
申请日:2011-11-01
公开日:2013-02-01
发明作者:Hsueh-Wen Tsau
申请人:Taiwan Semiconductor Mfg；
IPC主号:H01L21-00

专利说明:
半導體裝置及其製造方法
本發明關於半導體裝置及其製造方法。
於如金氧半導體場效電晶體(MOSFETs)之一種半導體裝置中，已導入金屬做為閘電極材料，藉以避免摻雜多晶矽閘電極內的多晶矽空乏效應(polysilicon depletion effect)。目前已導入取代閘製程(replacement-gate process，RPG)以形成金屬閘電極。隨著裝置尺寸的縮減及閘長度的微縮，便很難於上述取代閘製程中形成無孔洞的金屬閘結構(void-free metal gate structure)。
依據一實施例，本發明提供了一種半導體裝置，包括：一基板、位於該基板上之一閘介電層以及位於該閘介電層上之一閘電極堆疊物。上述閘電極堆疊物包括一金屬填充線、一濕潤黏合層、一金屬擴散阻障層以及一功函數層。上述濕潤黏合層接觸該金屬填充線之一側壁與一底面。上述金屬擴散阻障層接觸該濕潤黏合層並包覆具有該濕潤黏合層形成於其間之該金屬填充線之該側壁與該底面。上述功函數層包覆具有該濕潤黏合層與該金屬擴散阻障層於其間之該金屬填充線之該側壁與該底面。
依據另一實施例，本發明提供了一種半導體裝置，包括：具有一第一主動區與一第二主動區之一基板、定義出一第一閘溝槽於該第一主動區之上以及一第二閘溝槽於該第二主動區之上之一層間介電圖案、及包括位於該第一閘溝槽內之一第一閘電極堆疊物之一第一金氧半導體電晶體。上述第一閘電極堆疊物包括一第一金屬填充線、一第一濕潤黏合層、一第一金屬擴散阻障層以及一第一功函數層。上述第一濕潤黏合層接觸該第一金屬填充線之一側壁與一底面。上述第一金屬擴散阻障層接觸該第一濕潤黏合層並包覆具有該第一濕潤黏合層形成於其間之該第一金屬填充線之該側壁與該底面。上述第一功函數層包覆具有該第一濕潤黏合層與該第一金屬擴散阻障層於其間之該第一金屬填充線之該側壁與該底面。
依據又一實施例，本發明提供了一種半導體裝置之製造方法，包括形成一層間介電圖案於具有一第一主動區與一第二主動區之一基板上。該層間介電圖案定義了露出該第一主動區與該第二主動區之複數個閘溝槽。一閘介電層形成於該第一主動區與該第二主動區之上，及於該些閘溝槽內之該層間介電圖案的表面上。複數個閘電極堆疊物形成並填充該閘介電層上之該些閘溝槽。為了形成該些閘堆疊物，一第一功函數層係形成於形成有該第一主動區上之該閘介電層之上。一金屬擴散阻障層係形成於該第一功函數層之上。一濕潤黏合層係形成於該金屬擴散阻障層之上。一金屬填充層係形成於該濕潤黏合層之上。
為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉一較佳實施例，並配合所附的圖式，作詳細說明如下：
可以理解的是，於下文中提供了用於施行本發明之不同特徵之多個不同實施例，或範例。基於簡化本發明之目的，以下描述了構件與設置情形之特定範例。然而，此些構件與設置情形僅作為範例之用而非用於限制本發明。然而，可以理解的是以下一或多個實施例中可不依照其特定細節而實施。
於圖式中，基於清楚之目的，膜層與區域的厚度與寬度係為誇大顯示的。於圖式中相似之標號係代表了相似的元件。繪示於圖式中之元件與區域為示意情形，因此於圖式中之相對尺寸與間隔情形並非用以限制本發明之範疇。
第1圖顯示了依據本發明之一實施例之一半導體裝置100的剖面圖。半導體裝置100包括了具有一主動區112之一基板110。於基板110的主動區112之內形成有數個輕度摻雜汲極(LDD)區114以及數個源極/汲極區116。於基板110的主動區112之上則形成有一層間介電圖案120。層間介電圖案120包括數個絕緣間隔物124及數個絕緣圖案126。層間介電圖案120位於基板110的主動區112之上定義出穿透層間介電圖案120之一閘溝槽128。於部份實施例中，絕緣間隔物124包括一氧化物層、一氮化物層、或其組合。於部份實施例中，絕緣圖案126包括一氧化矽層或具有低介電常數(low-k)介電特性之一絕緣層。
閘介電層130係形成於主動區112之頂面及層間介電圖案120的側壁之上並與之接觸。於一或多個實施例中，閘介電層130係由至少高介電常數材料、氧化矽、氮化矽或氮氧化矽其中之一材料所形成。高介電常數介電材料包括具有介電常數高於二氧化矽之材料。閘介電層130所適用之高介電常數材料包括氧化鉿、摻雜鋯(Zr)之氧化鉿、氧化鋁、氧化鈦、氧化鋯、氧化銦、氧化鑭、氧化釔、氧化鉿矽、氧化鉿鋁、氧化鋁矽、氧化鈦矽、氧化鋯矽、氧化鍶、氧化鍶鈦、氧化釔矽及其組合，但並未以上述材料為限。於部份實施例中，閘介電層130具有兩或兩個以上介電層之一堆疊結構。於一或多個實施例中，閘介電層130具有如氧化矽層之一層間介電層以及覆蓋上述層間介電層上之高介電常數材料層之一堆疊結構。於部份實施例中，閘介電層130具有介於1-4奈米之一厚度。
於閘介電層130之上則依序形成有一上蓋層132及一阻障層140。於一或多個實施例中，上蓋層132及阻障層140為非必要的。金屬閘電極堆疊物150則填滿了阻障層140之上的閘溝槽128剩餘部份。金屬閘電極堆疊物150包括了依序形成於阻障層140上之一功函數層(work function layer)152、一金屬擴散阻障層(metal diffusion block layer)154、一濕潤黏合層(wetting layer)156以及一金屬填充線(metal filling line)158。
金屬填充線158係由位於閘溝槽128內並沿著其延伸之一線型金屬層所形成。此金屬填充線150具有面向層間介電圖案120的數個側壁158SW以及面向主動區112的一底面158BT。濕潤黏合層156接觸了至少金屬填充線158的側壁158SW之一部以及至少底面158BT之一部。金屬擴散阻障層154則接觸至少濕潤黏合層156之一部並包覆具有濕潤黏合層156於其間之金屬填充層158之至少一部份的側壁158SW及至少底面158BT之一部。功函數層152則包覆了具有濕潤黏合層156與金屬擴散阻障層154於其間之金屬填充線158的側壁158SW及底面158BT。
於一或多個實施例中，濕潤黏合層156延伸並沿著金屬填充線158之側壁158SW及底面158BT而連續地或間歇地包覆金屬填充線158。於部份實施例中，金屬擴散阻障層154延伸並沿著金屬填充線158的側壁158SW與底面158BT而連續地或間歇地包覆濕潤黏合層156。於部份實施例中，側壁158SW的一頂部或金屬填充線158的一頂面之最近處係為金屬擴散阻障層154及/或濕潤黏合層156所包覆。
金屬填充線158係位於閘溝槽128的入口之層間介電圖案120的側壁之距離之中心處。於部份實施例中，金屬填充線158包括至少鋁、銅、銅鋁或鎢其中之一，但並非以上述材料為限。
隨著尺寸縮減及閘通道長度的微縮，於金屬填充線158內的電致變遷(electromigration)現象將會造成位於閘溝槽128內之金屬填充線158鄰近地區的孔洞情形。產生於閘電極內此些孔洞可能劣化了閘電極的電特性及可靠度，增加了閘電極的電阻值，及/或減弱了閘電極的結構積集度。電致變遷為金屬線內由如電流流通金屬導線所造成的原子移動或擴散情形。來自金屬填充線158的側壁158SW及底面158BT處之金屬原子的擴散可能於金屬閘電極堆疊物150形成孔洞。便形成濕潤黏合層156及金屬擴散阻障層154以包覆金屬填充線158的側壁158SW及底面158BT。如此，濕潤黏合層156及金屬擴散阻障層154抑制了金屬離子自金屬填充線158至鄰近膜層的擴散，進而抑制了於金屬閘電極堆疊物150之金屬填充層158內空隙處之不期望孔洞的形成。
再者，濕潤黏合層156接觸了如第1圖所示之介於金屬填充線158與金屬擴散阻障層154間之金屬填充線158的側壁158SW及底面158BT。於一或多個實施例中，濕潤黏合層156為一金屬層，其形成以接合金屬填充層158。濕潤黏合層156使得金屬填充層158具有較佳之閘溝槽128的填入情形，且因而藉由利用如鋁、銅或其合金之金屬以形成不具有最終未填滿的孔洞於其內之一金屬填充線158而得到了連續無孔洞之金屬閘電極堆疊物。濕潤黏合層156包括至少鈷、鈦或鉭其中之一。於部分實施例中，濕潤黏合層156具有約介於1-5奈米之一厚度。
金屬擴散阻障層154係接觸於介於濕潤黏合層156與功函數層152間的濕潤黏合層156。金屬擴散阻障層154包括氮化金屬。舉例來說，金屬擴散阻障層154包括至少富鈦之氮化鈦層、氮化鉭層、或氮化鈦層其中之一。相較於包括1:1比例的鈦與氮原子之化學計量氮化鈦層，富鈦之氮化鈦層具有一相對大的鈦含量。亦即，富鈦之氮化鈦層內具有高於50原子百分比的鈦含量。金屬擴散阻障層154具有一第一金屬氮化物層154A及一第二金屬氮化物層154B所構成之一堆疊結構。第一金屬氮化物層154A及第二金屬氮化物層154B彼此之間包括不同金屬氮化物組成。舉例來說，金屬擴散阻障層154具有包括氮化鈦之第一金屬氮化物層154A，而第二金屬氮化物層154B包括氮化鉭。金屬擴散阻障層154之第一金屬氮化物層154A接觸功函數層152。金屬擴散阻障層154之第二金屬氮化物層154B則接觸濕潤黏合層156。於部分實施例中，金屬擴散阻障層154之第一金屬氮化物層154A及第二金屬氮化物層154B具有約介於1-5奈米之厚度。
於阻障層140及金屬擴散阻障層154之間則夾置有一功函數層152，且其面向位於閘溝槽128內之金屬填充線158的側壁158SW與底面158BT。於一或多個實施例中，功函數層152包括至少鈦、鋁、鈦鋁、氮化鈦、鈷、氮化鎢或碳化鉭其中之一。舉例來說，當金屬閘電極堆疊物150為一互補型金氧半導體(CMOS)裝置之N通道金氧半導體(MOS)電晶體時，功函數層152包括至少鈦、鋁或鈦鋁其中之一。或者，當金屬閘電極堆疊物150係屬一CMOS裝置之一P通道金氧半導體(MOS)電晶體之一部時，功函數層152包括至少氮化鈦、鈷、氮化鎢或碳化鉭其中之一。於部分實施例中，功函數層152具有介於約1-10奈米之厚度。
功函數層152係接觸阻障層140。於部分實施例中，於功函數層152及阻障層140之間夾置有額外之一或多個金屬化層(未顯示)，進而使得功函數層152並未直接接觸阻障層140。
上蓋層132順應地覆蓋閘介電層130於其接觸閘介電層130之一頂面時。於部分實施例中，上蓋層132包括至少如氮化鈦、氮化鉭、如碳化鉭之金屬碳化物或其組合之金屬氮化物其中之一。於一或多個實施例中，上蓋層132具有介於1-5奈米之厚度。
於上蓋層132與功函數層152之間則夾置有一阻障層140。於部分實施例中，阻障層140包括擇自由金屬、金屬氮化物或金屬合金之至少一導電阻障材料。舉例來說，阻障層140可包括至少擇自由氮化鈦、氮化鉭、碳化鉭或氮化鎢之一導電阻障材料，但並非以上述材料為限。於部分實施例中，阻障層140具有介於約1-5奈米之厚度。
第2圖顯示了依據本發明另一實施例之一半導體裝置200的剖面圖。於部分實施例中，半導體裝置200可為邏輯裝置內之CMOS電晶體之一部。於第2圖中，相同或相似於如第1圖中所述構件係採用了相似的標號表示。舉例來說，於第2圖中元件”2XX”為相似於第1圖中之元件”1XX”。因此，下文中將省略其相關描述以避免重複情形。
半導體裝置200包括一基板200，其具有為第2圖內虛線所分隔之一第一區I與一第二區II。於第一區I內形成有一第一MOS電晶體TR1，而於第二區II內形成有一第二MOS電晶體TR2。於部分實施例中，第一區I的第一主動區212A與第二區II內之第二主動區212B為形成於基板210內之一隔離層(未顯示)所分隔。
於第一區I的第一主動區212A內形成有數個第一淺摻雜汲極(LDD)區214A及數個第一源極/汲極區216A係形成。於一或多個實施例中，第一區I為一N型金氧半導體(NMOS)區，其內之NMOS電晶體係為一第一MOS電晶體TR1。此外，於第一主動區212A內分別形成有數個N型淺摻雜汲極區與數個N型源極/汲極區以作為此些第一淺摻雜汲極區214A與此些第一源極/汲極區216A。
於第二區II的第二主動區212B內形成有數個第二淺摻雜源極(LDD)區214B及數個第二源極/汲極區216B。於一或多個實施例中，第二區II為一P型金氧半導體(PMOS)區，其內之PMOS電晶體係為一第二MOS電晶體TR2。此外，於第二主動區212B內分別形成有數個P型淺摻雜汲極區及數個P型源極汲極區以作為此些第二淺摻雜汲極區214B與此些第二源極/汲極區216B。
於第一區I的第一主動區212A之上以及第二區II的第二主動區212B之上形成有一層間介電圖案220。此層間介電圖案220包括了數個絕緣間隔物224與數個絕緣圖案226。於第一主動區212A與第二主動區212B之上則分別形成有穿透此層間介電圖案220之一第一閘溝槽228A與第二閘溝槽228B。
於第一主動區212A與第二主動區212B之上形成有一閘介電層230。於第一閘溝槽228A內，所形成之閘介電層230覆蓋並接觸了第一主動區212A的頂面以及定義出第一閘溝槽228A之層間介電圖案220的數個側壁。於第二閘溝槽228B之內，所形成之閘介電層230覆蓋並接觸了第二主動區212B的頂面及定義出第二閘溝槽228B之層間介電圖案220的數個側壁
第一閘溝槽228A則為位於閘介電層230上之一第一金屬閘電極堆疊物250A所填滿，以形成第一電晶體TR1。第一金屬閘電極堆疊物250A包括依序形成於閘介電層230上之一第一功函數層252A、一金屬擴散阻障層254、一濕潤黏合層256及一金屬填充線258。形成於第一區I內之金屬填充線258具有面向層間介電圖案220側壁之數個側壁258SW以及面向第一主動區212A之底面258BT。金屬擴散阻障層254為具有第一金屬氮化物層254A與第二金屬氮化物層254B之一堆疊結構。當第一MOS電晶體TR1為一NMOS電晶體時，第一功函數層252A包括適用於NMOS電晶體所需功函數之一或多個金屬。於部分實施例中，第一功函數層252A包括至少鈦、鋁或鈦鋁(TiAl)其中之一。
第二閘溝槽228B則為位於閘介電層230上之一第二金屬閘電極堆疊物250B所填滿，以形成第二電晶體TR2。第二金屬閘電極堆疊物250B包括依序形成於閘介電層230上之一第二功函數層252B、一金屬擴散阻障層254、一濕潤黏合層256及一金屬填充線258。形成於第二區II內之金屬填充線258具有面向層間介電圖案220側壁之數個側壁258SW及面向第二主動區212B之底面258BT。當第二MOS電晶體TR2為一PMOS電晶體時，第二功函數層252B包括適用於PMOS電晶體所需功函數之一或多個金屬。於部分實施例中，第二功函數層252B包括至少氮化鈦、鈷、氮化鎢或碳化鉭其中之一。
於第一區I內之閘介電層230與第一功函數層252A之間及介於於第二區II內之閘介電層230與第二功函數層252B之間則夾置有一上蓋層232。於第一區I內之上蓋層232與第一功函數層252A之間及介於第二區II內之上蓋層232與第二功函數層252B之間則形成有一阻障層240。
依據本發明之半導體裝置100與200之多個實施例，金屬閘電極堆疊物150、250A、或250B包括了金屬填充線158或258、接觸於金屬填充線158或258的數個側壁158SW或258SW與底面158BT與258BT之濕潤黏合層156或256、以及接觸濕潤黏合層156或256並包覆具有濕潤黏合層156或256於其間之金屬填充線158或258的數個側壁158SW或258SW與底面158BT或258BT之金屬擴散阻障層154或254。濕潤黏合層156或256包括至少鈷、鈦或鉭其中之一。金屬擴散阻障層154或254具有包括至少富矽之氮化鈦、氮化鉭或氮化鈦其中之一之至少一金屬氮化物層。金屬擴散阻障層154或254及包覆金屬填充線158或258的側壁158SW或258SW與底面158BT與258BT之濕潤黏合層156或256之堆疊結構可抑制來自金屬填充線158或258之金屬離子擴散，進而抑制了金屬閘電極堆疊物150、250A及250B內之不期望孔洞的形成。
第3A-3I圖顯示了依據本發明之一實施例之半導體裝置之製造方法之一系列剖面圖。
於參照第3A-3I圖所示之實施例中，依據本發明之半導體裝置之製造方法適用於製造一邏輯裝置之CMOS電晶體，尤其如做為製造如第2圖所示之半導體裝置之製造方法。
請參照第3A圖，於具有第一區I與第二區II的一基板210上形成一隔離層(未顯示)，以定義出包括第一主動區212A與第二主動區212B之複數個主動區。接著，於基板210之第一區I與第二區II內形成數個假閘圖案(dummy gate pattern)222。於部分實施例中，第一區I與第二區II係由擇自氧化物層、氮化物層或其組合之一所形成之隔離層(未顯示)所分隔。於部分實施例中，第一區I為NMOS區，而第二區II為PMOS區。於一或多個實施例中，基板210係由矽所形成，而此些假閘圖案222係由多晶矽所形成。然而基板210或假閘圖案222並非以上述實施情形為限。
接著形成數個絕緣間隔物224以覆蓋每一假閘圖案222的側壁。於部分實施例中，絕緣間隔物224係由氧化物層、氮化物層或其組合之一所形成。
於部分實施例中，於絕緣間隔物224形成之前，可藉由使用假閘圖案222作為第一離子佈植罩幕而施行第一離子佈植程序，以於第一主動區212A與第二主動區212B內分別形成數個第一淺摻雜汲極區214A及數個第二淺摻雜汲極區214B。於絕緣間隔物224形成之後，可藉由使用假閘圖案222及絕緣間隔物224作為第二離子佈植罩幕而針對第一主動區212A與第二主動區212B分別施行第二離子佈植程序。此外，接著施行一回火程序以於第一主動區212A與第二主動區212B內分別形成第一源極/汲極區216A及第二源極/汲極區216B。於第一與第二離子佈植程序中，於第一區I內係摻雜N型摻雜離子以形成N型LDD區與N型源極汲極區而分別作為第一淺摻雜汲極區214A與第一源極/汲極區216A。此外，於第一與第二離子佈植程序中，於第二區II內係佈值P型摻質離子以形成P型LDD區與P型源極汲極區而分別作為第二淺摻雜汲極區214B與第二源極/汲極區216B。
接著，於由每一假閘圖案222間之絕緣間隔物224所定義出之空間內形成數個絕緣圖案226。於部分實施例中，絕緣圖案222係由氧化矽或具有低介電常數之絕緣材料所形成。為了形成絕緣圖案226，係於基板210上沈積具有可填滿由每一假閘圖案222間之絕緣間隔物224所定義形成之數個空間之一足夠厚度之絕緣材料，且接著可於其上施行一平坦化程序，例如一化學機械研磨(CMP)，直到露出假閘圖案222的頂面。
請參照第3B圖，自第一區I與第二區II內移除假閘圖案222，進而藉由第一閘溝槽228A與第二閘溝槽228B而露出基板210的第一主動區212A與第二主動區212B。於部分實施例中，假閘圖案222係藉由一濕蝕刻程序所移除。
請參照第3C圖，形成閘介電層230，其順應地覆蓋了為第一閘溝槽228A與第二閘溝槽228B所分別露出之第一主動區212A與第二主動區212B的頂面以及層間介電圖案220的側壁。接著，依序於閘介電層230之上形成上蓋層232及阻障層240。
於一或多個實施例中，閘介電層230可具有一堆疊結構或一層間介電層，例如為二氧化矽層以及覆蓋層間介電層之高介電常數材料層。於部分實施例中，閘介電層230藉由熱氧化程序、原子層沈積程序、化學氣相沈積程序、物理氣相沈積程序或其組合所形成。於部分實施例中，閘介電層230具有約介於1-4奈米之一厚度。
於一或多個實施例中，上蓋層232可包括如氮化鈦與氮化鉭、如碳化鉭之金屬碳化物或其組合之至少一金屬氮化物。於部分實施例中，上蓋層232係由原子層沈積程序、化學氣相沈積程序、物理氣相沈積程序或其組合所形成。於部分實施例中，上蓋層232具有介於約1-5奈米之一厚度。
於一或多個實施例中，阻障層240可包括擇自金屬或金屬氮化物之至少一導電阻障材料。於部分實施例中，阻障層240包括擇自氮化鈦、氮化鉭、碳化鉭或氮化鎢之至少一導電阻障材料，但並不以上述材料為限。於部分實施例中，阻障層240係由原子層沈積程序、化學氣相沈積程序、物理氣相沈積程序或其組合所形成。於一實施例中，阻障層240具有介於1-5奈米之厚度。
請參照第3D圖，於第一區I內之阻障層240上形成第一功函數層252A。於第一區I內形成NMOS電晶體之範例中，第一功函數層252A可包括至少鈦、鋁、或鈦鋁其中之一。於部分實施例中，於第一區I內形成第一功函數層252A時，可於形成有阻障層240之最終結構之整個露出表面之上坦覆地沈積用於形成第一金屬化層之金屬材料。接著，於基板210處藉由採用一適當蝕刻罩幕層(未顯示)以覆蓋第一金屬化層的一部並移除第一金屬化層之一非必要部分，以留下由第一區I內之第一金屬化層的該部所形成第一功函數層252A。於部分實施例中，第一功函數層252A由原子層沈積程序、化學氣相沈積程序、物理氣相沈積程序或其組合所形成。於部分實施例中，第一功函數層252A具有介於約1-10奈米之厚度。
請參照第3E圖，於第二區II內阻障層240之上形成第二功函數層252B。於第二區II內形成PMOS電晶體之範例中，第二功函數層252可包括至少氮化鈦、鈷、氮化鎢或碳化鉭其中之一。於部份實施例中，於第二區II內形成第二功函數層252B時，可於形成有第一功函數層252A及阻障層240之最終結構之整個露出表面之上坦覆地沈積用於形成第二金屬化層之金屬材料。接著，於基板210處藉由採用一適當蝕刻罩幕層(未顯示)以覆蓋第二金屬化層的一部並移除第二金屬化層之一非必要部分，以留下由第二區II內之第二金屬化層的該部所形成第二功函數層252B。於部分實施例中，第二功函數層252B由原子層沈積程序、化學氣相沈積程序、物理氣相沈積程序或其組合所形成。於部分實施例中，第二功函數層252B具有介於約1-10奈米之厚度。
於如第3D-3E圖所示之範例中，第一功函數層252A係早於第二功函數層252B之前形成。然而，依據本發明之實施例之精神與範疇，第一功函數層252A亦可於形成第二功函數層252B之後形成。
請參照第3F圖，於第一區I與第二區II內之第一功函數層252A之上與第二功函數層252B之上形成金屬擴散阻障層254。金屬擴散阻障層254為具有第一金屬氮化物層254A與第二金屬氮化物層254B之一堆疊結構。於部分實施例中，金屬擴散阻障層254具有由氮化鈦層與富鈦之氮化鈦層之一堆疊結構，以做為具有第一金屬氮化物層254A與第二金屬氮化物層254B之堆疊結構。或者，金屬擴散阻障層254具有由氮化鈦層與氮化鉭層之一堆疊結構，以做為具有第一金屬氮化物層254A與第二金屬氮化物層254B之一堆疊結構。於部分實施例中，金屬擴散阻障層254之第一金屬氮化物層254A與第二金屬氮化物層254B係由原子層沈積程序、化學氣相沈積程序、物理氣相沈積程序或其組合所形成。於部分實施例中，金屬擴散阻障層254之第一金屬氮化物層254A及第二金屬氮化物層254B具有介於約1-5奈米之厚度。
請參照第3G圖，於第一區I與第二區II內之金屬擴散阻障層254之上形成濕潤黏合層256。濕潤黏合層256包括至少鈷、鈦或鉭其中之一。於一或多個實施例中，濕潤黏合層256係由化學氣相沈積程序所形成，但並不以上述程序為限。於部分實施例中，濕潤黏合層256具有約介於1-5奈米之厚度。
請參照第3H圖，於第一區I與第二區II內之濕潤黏合層256之上形成具有足夠填滿第一閘溝槽228A與第二閘溝槽228B之厚度之一金屬填充層258P。於部分實施例中，金屬填充層258P包括至少鋁、銅或鋁銅其中之一，但不以上述材料為限。於部分實施例中，金屬填充層258P係由化學氣相沈積法所形成，但不以上述方法為限。於第一閘溝槽228A及第二閘溝槽228B之剩餘部份為金屬填充層258P而填充於濕潤黏合層256之上後，包括金屬填充層258P之所得到結構係經過足夠高之一溫度的熱處理，如介於300-600℃之溫度，以造成金屬填充層258P材料的迴流。藉由前述之迴流程序，金屬填充層258P的材料可於第一閘溝槽228A與第二閘溝槽228B之內迴流，進而促進了第一閘溝槽228A與第二閘溝槽228B不具有孔洞之完全填充情形。
請參照第3I圖，如第3H圖所示結構經過一化學機械研磨(CMP)程序的平坦化直至第一區I與第二區II內之層間介電圖案220的頂面露出，以分別於第一閘溝槽228A與第二閘溝槽228B內藉由金屬填充層258P的剩餘部份而形成金屬填充線258。
參照如第3A-3I圖所示之一或多個實施例，於形成第一閘電極堆疊物250A與第二金屬閘電極堆疊物250B時，金屬擴散阻障層254、濕潤黏合層256及金屬填充線258係依序分別形成於第一閘溝槽228A與第二閘溝槽228B內之閘介電層230之上。形成金屬擴散阻障層254與濕潤黏合層256的堆疊結構以包覆金屬填充線258的側壁258SW及底面258BT可抑制來自金屬填充線258之金屬離子擴散，進而抑制了於第一金屬閘電極堆疊物250A與第二金屬閘電極堆疊物250B內不期望之孔洞形成。
依據部份實施例，一種半導體裝置包括一基板、位於該基板上之一閘介電層以及位於該閘介電層上之一閘電極堆疊物。上述閘電極堆疊物包括一金屬填充線、一濕潤黏合層、一金屬擴散阻障層以及一功函數層。上述濕潤黏合層接觸該金屬填充線之一側壁與一底面。上述金屬擴散阻障層接觸該濕潤黏合層並包覆具有該濕潤黏合層形成於其間之該金屬填充線之該側壁與該底面。上述功函數層包覆具有該濕潤黏合層與該金屬擴散阻障層於其間之該金屬填充線之該側壁與該底面。
依據部份實施例，一種半導體裝置包括具有一第一主動區與一第二主動區之一基板、定義出一第一閘溝槽於該第一主動區之上以及一第二閘溝槽於該第二主動區之上之一層間介電圖案、及包括位於該第一閘溝槽內之一第一閘電極堆疊物之一第一金氧半導體電晶體。上述第一閘電極堆疊物包括一第一金屬填充線、一第一濕潤黏合層、一第一金屬擴散阻障層以及一第一功函數層。上述第一濕潤黏合層接觸該第一金屬填充線之一側壁與一底面。上述第一金屬擴散阻障層接觸該第一濕潤黏合層並包覆具有該第一濕潤黏合層形成於其間之該第一金屬填充線之該側壁與該底面。上述第一功函數層包覆具有該第一濕潤黏合層與該第一金屬擴散阻障層於其間之該第一金屬填充線之該側壁與該底面。
依據部份實施例，一種半導體裝置之製造方法包括形成一層間介電圖案於具有一第一主動區與一第二主動區之一基板上。該層間介電圖案定義了露出該第一主動區與該第二主動區之複數個閘溝槽。一閘介電層形成於該第一主動區與該第二主動區之上，及於該些閘溝槽內之該層間介電圖案的表面上。複數個閘電極堆疊物形成並填充該閘介電層上之該些閘溝槽。為了形成該些閘堆疊物，一第一功函數層係形成於形成有該第一主動區上之該閘介電層之上。一金屬擴散阻障層係形成於該第一功函數層之上。一濕潤黏合層係形成於該金屬擴散阻障層之上。一金屬填充層係形成於該濕潤黏合層之上。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可作更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100．．．半導體裝置
110．．．基板
112．．．主動區
114．．．輕度摻雜汲極區
116．．．源極/汲極區
120．．．層間介電圖案
124．．．絕緣間隔物
126．．．絕緣圖案
128．．．閘溝槽
130．．．閘介電層
132．．．上蓋層
140．．．阻障層
150．．．金屬閘電極堆疊物
152．．．功函數層
154．．．金屬擴散阻障層
154A．．．第一金屬氮化物層
154B．．．第二金屬氮化物層
156．．．濕潤黏合層
158．．．金屬填充線
158SW．．．側壁
158BT．．．底面
200．．．半導體裝置
212A．．．第一主動區
212B．．．第二主動區
214A．．．第一淺摻雜汲極區
214B．．．第二淺摻雜汲極區
216A．．．第一源極/汲極區
216B．．．第二源極/汲極區
220．．．層間介電圖案
222．．．假閘圖案
224．．．絕緣間隔物
226．．．絕緣圖案
228A．．．第一閘溝槽
228B．．．第二閘溝槽
230．．．閘介電層
232．．．上蓋層
240．．．阻障層
250A．．．第一金屬閘電極堆疊物
250B．．．第二金屬閘電極堆疊物
252A．．．第一功函數層
252B．．．第二功函數層
254．．．金屬擴散阻障層
254A．．．第一金屬氮化物層
254B．．．第二金屬氮化物層
256．．．濕潤黏合層
258．．．金屬填充線
258P．．．金屬填充層
258SW．．．側壁
258BT．．．底面
I．．．第一區
II．．．第二區
TR1．．．第一MOS電晶體
TR2．．．第二MOS電晶體
第1圖為一剖面圖，顯示了依據一實施例之具有金屬閘電極堆疊物之一種半導體裝置；
第2圖為一剖面圖，顯示了依據另一實施例之具有金屬閘電極堆疊物之一種半導體裝置；以及
第3A-3I圖為一系列剖面圖，顯示了依據一實施例之一種半導體裝置之製造方法。
100．．．半導體裝置
110．．．基板
112．．．主動區
114．．．輕度摻雜汲極區
116．．．源極/汲極區
120．．．層間介電圖案
124．．．絕緣間隔物
126．．．絕緣圖案
128．．．閘溝槽
130．．．閘介電層
132．．．上蓋層
140．．．阻障層
150．．．金屬閘電極堆疊物
152．．．功函數層
154．．．金屬擴散阻障層
154A．．．第一金屬氮化物層
154B．．．第二金屬氮化物層
156．．．濕潤黏合層
158．．．金屬填充線
158SW．．．側壁
158BT．．．底面

权利要求:
Claims (10)
[1] 一種半導體裝置，包括：一基板；一閘介電層，位於該基板上；以及一閘電極堆疊物，位於該閘介電層上，該閘電極堆疊物包括：一金屬填充線；一濕潤黏合層，接觸該金屬填充線之一側壁與一底面；一金屬擴散阻障層，接觸該濕潤黏合層並包覆具有該濕潤黏合層形成於其間之該金屬填充線之該側壁與該底面；以及一功函數層，包覆具有該濕潤黏合層與該金屬擴散阻障層於其間之該金屬填充線之該側壁與該底面。
[2] 如申請專利範圍第1項所述之半導體裝置，其中該濕潤黏合層包括至少鈷、鈦或鉭其中之一，該金屬擴散阻障層具有至少一金屬氮化物層，而該金屬氮化物層包括至少富鈦之氮化鈦、氮化鉭或氮化鈦其中之一，該金屬填充線包括至少鋁、銅、鋁銅或鎢其中之一，該功函數層包括至少鈦、鋁、鈦鋁、氮化鈦、鈷、氮化鎢或碳化鉭其中之一。
[3] 如申請專利範圍第1項所述之半導體裝置，其中該金屬擴散阻障層具有一堆疊結構，該堆疊結構包括氮化鈦之一第一金屬氮化物層以及包括至少富鈦之氮化鈦、氮化鉭或氮化鈦其中之一之一第二金屬氮化物層。
[4] 如申請專利範圍第1項所述之半導體裝置，更包括：一上蓋層，形成於介於該閘介電層與該功函數層間之該閘介電層之上並與之接觸，其中該上蓋層包括至少氮化鈦、碳化鉭或碳化鉭其中之一。
[5] 如申請專利範圍第1項所述之半導體裝置，更包括：一阻障層，夾置於該閘介電層與該功函數層之間，其中該阻障層包括至少氮化鈦、氮化鉭、碳化鉭或氮化鎢其中之一。
[6] 一種半導體裝置，包括：一基板，具有一第一主動區與一第二主動區；一層間介電圖案，定義出一第一閘溝槽於該第一主動區之上以及一第二閘溝槽於該第二主動區之上；以及一第一金氧半導體電晶體，包括位於該第一閘溝槽內之一第一閘電極堆疊物，其中該第一閘電極堆疊物包括：一第一金屬填充線；一第一濕潤黏合層，接觸該第一金屬填充線之一側壁與一底面；一第一金屬擴散阻障層，接觸該第一濕潤黏合層並包覆具有該第一濕潤黏合層形成於其間之該第一金屬填充線之該側壁與該底面；以及一第一功函數層，包覆具有該第一濕潤黏合層與該第一金屬擴散阻障層於其間之該第一金屬填充線之該側壁與該底面。
[7] 如申請專利範圍第6項所述之半導體裝置，其中該第一濕潤黏合層包括至少鈷、鈦或鉭其中之一，該第一金屬擴散阻障層具有至少一金屬氮化物層，該金屬氮化物層包括至少富鈦之氮化鈦、氮化鉭或氮化鈦其中之一，該第一功函數層包括至少鈦、鋁、鈦鋁、氮化鈦、鈷、氮化鎢或碳化鉭其中之一，該第一金屬填充線包括至少鋁、銅、鋁銅或鎢其中之一。
[8] 如申請專利範圍第6項所述之半導體裝置，更包括：一第二金氧半導體電晶體，包括位於該第二閘溝槽內之一第二閘電極堆疊物，其中該第二閘電極堆疊物包括：一第二金屬填充線；一第二濕潤黏合層，接觸該第二金屬填充線之一側壁與一底面；一第二金屬擴散阻障層，接觸該第二濕潤黏合層並包覆具有該第二濕潤黏合層形成於其間之該第二金屬填充線之該側壁與該底面；以及一第二功函數層，包覆具有該第二濕潤黏合層與該第二金屬擴散阻障層於其間之該第二金屬填充線之該側壁與該底面。
[9] 一種半導體裝置之製造方法，包括：形成一層間介電圖案於具有一第一主動區與一第二主動區之一基板上，該層間介電圖案定義了露出該第一主動區與該第二主動區之複數個閘溝槽；形成一閘介電層於該第一主動區與該第二主動區之上，及於該些閘溝槽內之該層間介電圖案的表面上；以及形成複數個閘電極堆疊物，填充該閘介電層上之該些閘溝槽，形成該些閘堆疊物包括：形成一第一功函數層於形成於該第一主動區上之該閘介電層之上；形成一金屬擴散阻障層於該第一功函數層之上；形成一濕潤黏合層於該金屬擴散阻障層之上；以及形成一金屬填充層於該濕潤黏合層之上。
[10] 如申請專利範圍第9項所述之半導體裝置之製造方法，其中形成該金屬擴散阻障層包括：形成包括氮化鈦之一第一金屬氮化物層於該第一功函數層之上；以及形成包括至少富鈦之氮化鈦或氮化鉭其中之一之一第二金屬氮化物層於該第一金屬氮化物層之上。

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US20120264284A1|2011-04-14|2012-10-18|Wang shao-wei|Manufacturing method for metal gate structure|US8872286B2|2011-08-22|2014-10-28|United Microelectronics Corp.|Metal gate structure and fabrication method thereof|

US20130082332A1|2011-09-30|2013-04-04|Globalfoundries Singapore Pte. Ltd.|Method for forming n-type and p-type metal-oxide-semiconductor gates separately|

CN103311247B|2012-03-14|2016-07-13|中国科学院微电子研究所|半导体器件及其制造方法|

CN103311281B|2012-03-14|2016-03-30|中国科学院微电子研究所|半导体器件及其制造方法|

KR101909205B1|2012-04-20|2018-10-17|삼성전자 주식회사|핀형 전계 효과 트랜지스터를 구비한 반도체 소자|

KR101909091B1|2012-05-11|2018-10-17|삼성전자 주식회사|반도체 장치 및 그 제조 방법|

KR20130127257A|2012-05-14|2013-11-22|삼성전자주식회사|반도체 장치 및 그 제조 방법|

US8836049B2|2012-06-13|2014-09-16|United Microelectronics Corp.|Semiconductor structure and process thereof|

KR20140006204A|2012-06-27|2014-01-16|삼성전자주식회사|반도체 장치 및 그 제조 방법|

US8659077B1|2012-09-13|2014-02-25|International Business Machines Corporation|Multi-layer work function metal replacement gate|

CN103779413B|2012-10-19|2016-09-07|中芯国际集成电路制造有限公司|半导体器件及其制造方法|

US20140120711A1|2012-10-26|2014-05-01|United Microelectronics Corp.|Method of forming metal gate|

US9496143B2|2012-11-06|2016-11-15|Globalfoundries Inc.|Metal gate structure for midgap semiconductor device and method of making same|

US9679984B2|2012-11-07|2017-06-13|Taiwan Semiconductor Manufacturing Company, Ltd.|Metal gate structure with multi-layer composition|

US9147736B2|2013-03-01|2015-09-29|Taiwan Semiconductor Manufacturing Company, Ltd.|High-K film apparatus and method|

KR20140121634A|2013-04-08|2014-10-16|삼성전자주식회사|반도체 장치 및 그 제조 방법|

US9419181B2|2013-05-13|2016-08-16|Infineon Technologies Dresden Gmbh|Electrode, an electronic device, and a method for manufacturing an optoelectronic device|

KR20140139340A|2013-05-27|2014-12-05|삼성전자주식회사|반도체 장치 및 그 제조 방법|

KR102066848B1|2013-06-24|2020-01-16|삼성전자 주식회사|반도체 소자 및 그 제조 방법|

US9196546B2|2013-09-13|2015-11-24|United Microelectronics Corp.|Metal gate transistor|

CN104517842B|2013-09-27|2018-02-06|中芯国际集成电路制造有限公司|一种制作半导体器件的方法|

US9018711B1|2013-10-17|2015-04-28|Globalfoundries Inc.|Selective growth of a work-function metal in a replacement metal gate of a semiconductor device|

US9184252B2|2013-11-15|2015-11-10|Taiwan Semiconductor Manufacturing Company, Ltd.|Flash memory embedded with HKMG technology|

KR20160098201A|2013-12-26|2016-08-18|인텔 코포레이션|직접 플라즈마 고밀화 프로세스 및 반도체 디바이스들|

CN104752350B|2013-12-27|2017-12-05|中芯国际集成电路制造有限公司|一种制作半导体器件的方法|

CN104752179A|2013-12-30|2015-07-01|中芯国际集成电路制造有限公司|半导体器件及其形成方法|

US10014382B2|2014-03-13|2018-07-03|Taiwan Semiconductor Manufacturing Company Limited|Semiconductor device with sidewall passivation and method of making|

US9922851B2|2014-05-05|2018-03-20|International Business Machines Corporation|Gas-controlled bonding platform for edge defect reduction during wafer bonding|

CN105448831A|2014-08-05|2016-03-30|中芯国际集成电路制造有限公司|高k金属栅cmos器件及其形成方法|

CN105374857B|2014-08-26|2018-07-10|中芯国际集成电路制造有限公司|金属栅极结构及其形成方法|

US9252245B1|2014-09-05|2016-02-02|Globalfoundries Inc.|Spacer-last replacement metal gate flow and device|

US9748729B2|2014-10-03|2017-08-29|Kla-Tencor Corporation|183NM laser and inspection system|

CN105489556B|2014-10-13|2020-03-10|中芯国际集成电路制造有限公司|一种半导体器件及其制造方法、电子装置|

US9991124B2|2015-01-20|2018-06-05|Taiwan Semiconductor Manufacturing Company Ltd.|Metal gate and manufacturing method thereof|

KR102235612B1|2015-01-29|2021-04-02|삼성전자주식회사|일-함수 금속을 갖는 반도체 소자 및 그 형성 방법|

US9520477B2|2015-03-16|2016-12-13|Taiwan Semiconductor Manufacturing Company|Semiconductor device and fabricating method thereof|

US9941376B2|2015-04-30|2018-04-10|Taiwan Semiconductor Manufacturing Company, Ltd.|Metal gate scheme for device and methods of forming|

US10861701B2|2015-06-29|2020-12-08|Taiwan Semiconductor Manufacturing Co., Ltd.|Semiconductor device and manufacturing method thereof|

CN106409889B|2015-08-03|2021-06-22|联华电子股份有限公司|半导体元件|

CN106486352B|2015-08-31|2020-04-07|中芯国际集成电路制造有限公司|高k金属栅极结构、鳍式场效应晶体管及其制作方法|

CN106558547B|2015-09-24|2019-12-24|中芯国际集成电路制造有限公司|一种半导体器件及其制造方法|

US9871114B2|2015-09-30|2018-01-16|Taiwan Semiconductor Manufacturing Company, Ltd.|Metal gate scheme for device and methods of forming|

US9922884B2|2015-10-14|2018-03-20|International Business Machines Corporation|Integrated circuit with replacement gate stacks and method of forming same|

US9837487B2|2015-11-30|2017-12-05|Taiwan Semiconductor Manufacturing Co., Ltd.|Structure and formation method of semiconductor device structure with gate stack|

CN107546179B|2016-06-29|2020-02-11|中芯国际集成电路制造有限公司|一种半导体器件及其制造方法|

CN107591437B|2016-07-07|2020-03-10|中芯国际集成电路制造有限公司|半导体器件的形成方法|

KR20180050466A|2016-11-04|2018-05-15|삼성전자주식회사|반도체 소자|

CN108074816B|2016-11-18|2020-11-27|中芯国际集成电路制造有限公司|晶体管及其形成方法|

US10109523B2|2016-11-29|2018-10-23|Taiwan Semiconductor Manufacturing Company, Ltd.|Method of cleaning wafer after CMP|

US10175555B2|2017-01-03|2019-01-08|KLA—Tencor Corporation|183 nm CW laser and inspection system|

US10128347B2|2017-01-04|2018-11-13|International Business Machines Corporation|Gate-all-around field effect transistor having multiple threshold voltages|

CN108573924B|2017-03-07|2020-10-09|中芯国际集成电路制造有限公司|半导体结构及其形成方法|

KR20180102273A|2017-03-07|2018-09-17|삼성전자주식회사|반도체 장치 및 이의 제조 방법|

CN109119335B|2017-06-23|2021-05-28|中芯国际集成电路制造（天津）有限公司|功函数层、金属栅极、半导体器件及其制造方法|

KR20190118269A|2018-04-10|2019-10-18|삼성전자주식회사|반도체 장치의 제조 방법|

CN108615759A|2018-04-13|2018-10-02|上海华力集成电路制造有限公司|具有hkmg的pmos|

US20200126797A1|2018-10-23|2020-04-23|Taiwan Semiconductor Manufacturing Company, Ltd.|Silicon Intermixing Layer for Blocking Diffusion|

CN109616515B|2018-11-26|2021-06-15|上海集成电路研发中心有限公司|一种金属栅极结构及其制造方法|

CN109904233A|2019-02-02|2019-06-18|中国科学院微电子研究所|金属栅功函数的调节方法及mosfet的制备方法|

US11211470B2|2019-10-18|2021-12-28|Taiwan Semiconductor Manufacturing Company, Ltd.|Semiconductor device and method|

法律状态:

优先权:

申请号 | 申请日 | 专利标题

US13/192,718|US9755039B2|2011-07-28|2011-07-28|Semiconductor device having a metal gate electrode stack|

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